長鑫 4F²，會撼動存儲三巨頭嗎？

上篇（見鏈接）海豚君從 1T1C 講起，拆解了 6F²的平躺晶體管為什麼擋住了微縮，以及 VSG 垂直環繞柵極如何把電容、位線、字線疊成一摞，讓單元面積從 6F²縮到 4F²，同一製程下多塞近 50% 的存儲單元。

但 “能做” 不等於 “做好”。4F²究竟難在哪？三星、海力士、美光各自排到了哪一年？長鑫年底推出首代產品，對內存價格和三巨頭的利潤又意味着什麼？下篇繼續。

以下為詳細分析：

一、4F² 難在哪裏，又會改變什麼？

1.1、並非長鑫獨有：行業共識與三大廠時間表

首先需要明確，4F² 並不是長鑫的獨家發明。垂直溝道晶體管的研究在業內已持續多年，早期之所以一度擱置，主要是存儲陣列與外圍邏輯電路綁定在同一套工藝裏，變更 6F²架構的投入產出比不高。

但隨着 6F² 架構下進一步微縮的難度加大、混合鍵合等集成手段逐漸成熟，4F² 重新成為行業公認的下一代路線。據產業調研顯示，三大廠都在評估 4F²，部分廠商已把導入時間提前。從各家的節奏看：

三星：進度最快，但路線出現搖擺。據韓媒 The Bell 8 月報道，三星原計劃今年 9 月完成 1d 開發、12 月轉入量產，2027 年底前後開始初步量產。下一代 0a 節點（三星稱 10a）原計劃轉向 4F²。

據 The Elec 4 月報道，三星 3 月已用 10a 工藝生產出晶圓，並在測試中確認了可正常工作的芯片，計劃年內完成開發、2027 年進行質量測試、2028 年轉入量產線，此後的 10b、10c 兩代也將沿用這一結構。目前來看三星在 4F² 的研發和技術儲備上相對領先另外兩家。

SK 海力士：大概率晚一個節點。海力士仍希望 0a 節點繼續沿用 6F²。據韓媒 The Elec 今年 4 月報道，海力士計劃到 0b 節點才導入 4F² 和垂直晶體管，比三星晚一個節點。

實際上從現有製程的進步節奏看，據 The Bell 8 月報道，海力士 1d 節點計劃今年 12 月完成開發、而三星原計劃今年 9 月完成開發。

在 1d 這一代上，海力士的開發完成時間就比三星晚約 3 個月，量產準備晚約半年，因此往更新的 4F²架構遷移的進度自然也稍慢。

美光：路線尚不明朗，進度大概率最晚。美光迄今未公開披露 4F² 的導入計劃，外界説法也不一致：2025 年有韓媒報道稱，美光可能跳過 4F²，直接投入 3D DRAM（類似 NAND 的堆疊）研發；UBS 今年 1 月的產業調研則認為，美光近期已把 4F² 重新放回路線圖，0a 節點將轉向 4F²，預計約在 2030 年下半年量產。

長鑫：官宣首代產品，量產規模待驗證。長鑫自成立起就佈局 4F²，按近日長鑫科技總裁的表示，首代 4F² 產品定位於 DDR5 RDIMM，預計年底推出。從時間上看，這早於三大廠的節點（三星原計劃 2028 年轉入量產線）。

但官方用詞是“推出” 而非 “量產”，目前尚無產品規格、良率和出貨規模等信息，年底的產品更可能是發佈、送樣或小批量驗證。

1.2、4F²的難點在哪

至於 4F² 難在哪裏，可以歸結為以下幾點：

一是浮體效應。位線埋在硅柱底部，把硅柱與下方的硅片底座隔開，硅柱中段的 P 型硅處於 “懸空” 狀態，導致電荷會在硅柱中積累，無法被自然導走（類似於電器不接地），會造成閾值電壓漂移，進而導致數據丟失或錯誤。對此，業內正研究的解決方案是增加背柵等方式加以抑制。

二是 “先做位線、再長硅柱” 的製造順序難點不小。由於新架構下，位線埋在硅柱下方，而硅柱又需要高質量的單晶硅。這裏的一種路線是在位線之上用外延生長出硅柱，但外延的產能和均勻性都是難題；

另一種是 “背面工藝”：先在晶圓正面做出硅柱，再把晶圓翻過來、從背面減薄，在硅柱底部做出位線，通常需要用到 SOI（絕緣體上硅）等特殊晶圓，工序更多、更復雜。

第三種，是把硅柱和位線分別做在兩片晶圓上，再用混合鍵合把兩片晶圓面對面貼合、讓兩側的銅觸點直接連通，這一技術在 3D NAND 中已有量產應用（如長江存儲的 Xtacking）。

三是陣列與外圍電路的工藝解耦。垂直晶體管陣列與外圍邏輯電路的工藝要求差異很大，放在同一片晶圓上會互相掣肘，這也是早期 4F² 探索擱淺的原因。

長鑫披露的路線是兩者分開製造、再通過晶圓級混合鍵合集成，這對鍵合良率、對準精度和成本都提出了新的要求。

四是材料與電阻。4F²架構下相鄰兩排硅柱之間只有約 1F 寬的縫隙，因此兩側硅柱的柵氧化層、各自環繞的字線以及字線之間的隔離層都要擠在這條縫裏，留給字線金屬的空間非常有限。位線也受類似的限制。

而導線越細，電阻越大，信號傳輸越慢，影響內存性能。為此，業內正在評估用鉬、釕替代現有的氮化鈦 / 鎢來做字線（柵極）。（鉬、釕在極細尺寸下電阻上升更少）。

五是密集排布帶來的干擾與良率爬坡。硅柱和字線排布更密，相鄰字線之間的耦合干擾更強；同時，6F² 時代的設計和工藝流程無法完全複用，需要整合一套新的工藝，首代產品的良率爬坡需要時間。

綜合來看，此次長鑫的發佈，意味着 4F² 已經從 “要不要做” 進入 “能做” 的階段，但 “何時量產、能否做好” 則完全是另一個問題。

二、對內存行業和三大廠的影響

回到上篇開頭的問題：長鑫的 4F² 會對存儲行業和三大廠造成多大沖擊？海豚君認為，需要分短期和中長期來看。

短期（2026–2027 年）：對供需格局的直接影響有限。一方面，長鑫目前只是預告，首代產品，規格、良率和規模都未知，新架構從首發到成為產能主力通常需要較長的爬坡期。

結合三大廠的 4F² 量產計劃表來看，4F²架構的產品更可能在 2028 年末才會開始大量釋放，因此對目前可見的供需格局（市場只看到 28 年）不會有多少影響。

近期三大廠股價的走弱，更多反映的是市場對長鑫追趕速度的擔憂，而不是基本面的即時變化。

中長期（2028 年以後）：供給增速有上行風險。4F² 相當於把約兩代製程的密度提升一次性兑現，能在晶圓產量不變的情況下，提升 Bit 產出 30%~50%。

根據海豚君預測，26~28 年新增的 DDR 晶圓產能本就有近 75% 來自於國內廠商，這還沒考慮 4F²架構帶來的單位產出提升。

若長鑫果真能在 27 年就開始量產 4F² DDR 產品，供給釋放可能會顯著高於此前預期，若沒有足夠的需求增量，可能導致供需大幅反轉，內存價格明顯下滑。

雖然長鑫仍未攻克 HBM 的技術，但由於目前 DDR 和 HBM 的單 GB 價格幾乎相當，製造成本還更低，DDR 反而是目前內存廠們的主要利潤來源。（按海豚君此前的測算，2028 年海力士 DRAM 業務中毛利潤七成以上來自常規 DDR）。

因此若長鑫基於 4F²架構新產品的產能和良率確實爬坡良好，對三大內存廠的利潤衝擊可能會相當顯著。

具體到各家：

對長鑫：最大的意義是找到了一條繞開 EUV 的追趕路徑。6F² 越往後微縮，越依賴 EUV，而長鑫受出口管制無法獲得 EUV，只能依靠 DUV 多重曝光推進，成本和良率壓力逐代上升。

4F² 用架構換密度、放寬了設計規則，使長鑫有機會在 DUV 條件下獲得接近對手的存儲密度，縮小與三大廠之間的技術代差。

疊加長鑫持續擴產，以及首代產品直接切入服務器 DDR5，這一常規 DRAM 中門檻和利潤都較高的市場，常規 DRAM 的競爭壓力可能進一步上升。

對三星：可能是追回差距的機會。三星近幾代 DRAM 的良率問題也拖累了其 HBM 的進展。而目前三星在製程進步和 4F²架構的技術都相對領先，這可能給三星 “彎道超車” 的機會，在更新技術的產品上從落後變為領先。

對 SK 海力士：短期影響不大，中期要看三星能否藉此翻身。海力士的 4F² 節奏比三星晚一個節點，但其當前優勢主要建立在 HBM 的產品和客户上，4F² 的先後不會在短期內改變這一格局。

需要關注的是，若三星借 4F² 修復 DRAM 和 HBM 的執行問題，海力士在 HBM 上的領先幅度可能收窄。

對美光：相對被動。美光此前更側重 3D DRAM 路線，4F² 的準備進度落後於另外兩家，UBS 預計其 4F² 量產約在 2030 年下半年。

如果三星和長鑫先後在 4F² 上跑通，美光在成本和密度上將面臨一段相對劣勢的窗口期。

對上游供應商：4F² 需要新增大量選擇性外延、原子層沉積、快速熱處理、高深寬比刻蝕以及混合鍵合等工藝步驟，可能的潛在受益方包括應用材料、東京電子、泛林、ASMI 和 Eugene Tech 等，材料端則有鉬、釕等新材料的供應商（默克等）。

而對光刻的需求在首代 4F² 時會有所稀釋，但後續節點升級仍需要依賴更小的製程和更尖端的光刻設備。

<正文結束>

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